闩锁效应（Latch-up）测试介绍
闩锁效应（Latch-up）
评估集成电路（IC）在特定条件下是否会发生闩锁现象的可靠性测试
测试介绍
Latch-up试验:类似于CMOS这样的元器件不可避免地形成p-n-p-n结构，依据此结构形成的寄生(parasitic) 晶体闸流管Thyristor在某种电性能的影响下工作，电流被导通、放大破坏元器件的现象进行模拟的试验方法。
适用技术
半导体(Memory，System IC)，Discrete IC,无源器件 Level ESD(HBM,MM)试验
半导体（Memory，System IC) Level Latch Up试验
Auto IV curve & Spot Measurement
| 参考规范 | |
|---|---|
| AEC-Q100-004-REV-D:2012 | JESD78F.01:2022 |
| AEC-Q100-REV-J:2023；Table 2,Test group E4,LU | AEC-Q104-Rev:2017；Table 1,Test group E4,LU |
